Les équipes IP ont la charge de développer des encodeurs et décodeurs vidéo temps réel basés sur un ou plusieurs cœurs d’encodage matériels (pour ASIC), pilotés par un logiciel de contrôle. L’architecture matérielle et logicielle est basée sur des algorithmes développés en interne, qui permettent d’optimiser à la fois la qualité vidéo, la performance, la consommation et le coût silicium. Afin de simuler le comportement des couches matérielles, Allegro DVT est en mesure de proposer un modèle logiciel, qui aura un comportement similaire au futur design de l’IP. Ce modèle pourra servir de « référence » à l’équipe de design matériel ainsi que pour les clients finaux qui voudront intervenir sur le développement des couches logicielles sans attendre d’avoir le SoC final ou d’avoir à utiliser des cartes FPGA.

Ce modèle permettra aux équipes de design de les aider sur différents aspects :

• Instrumenter les valeurs des buffers d’entrées et intermédiaires du système ;
• Disposer de traces permettant de comparer le comportement temporel du système ;
• De simuler les accès aux registres ;
• De comparer les résultats de sortie.

Les équipes ont développé des modèles de référence pour de nombreux codecs (AVC, HEVC, VVC, AV1), mais il reste un codec pour lequel le modèle n’existe pas encore : il s’agit du codec VP9, qui a été développé et rendu Open Source par Google. Ce codec est aujourd’hui supporté sur de nombreux systèmes (PC, tablette, smart-phone). Le stage a donc pour objectif de développer un modèle de référence pour le décodeur VP9.